中兴通讯 认领
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逻辑时序设计图和流程VHDL Verlog语言程序设计?
开始面试时候,问了几个关于FPGA开发流程的问题,再让我画出几个逻辑时序设计图和流程,画的的不够满意,再让我写出几个逻辑时序的设计程序VHDL语言的,可能不熟练,还是挂了
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进行了困难1对1面试
面试问题
逻辑时序设计图和流程VHDL Verlog语言程序设计?
面试过程
开始面试时候,问了几个关于FPGA开发流程的问题,再让我画出几个逻辑时序设计图和流程,画的的不够满意,再让我写出几个逻辑时序的设计程序VHDL语言的,可能不熟练,还是挂了